문서의 임의 삭제는 제재 대상으로, 문서를 삭제하려면 삭제 토론을 진행해야 합니다. 문서 보기문서 삭제토론 AMD ZEN 2 마이크로아키텍처 (문단 편집) == 주요 변경점 == * [[GlobalFoundries]] 12LP → [[TSMC]] N7 (공정 미세화) * 일반 소비자용 라인업 증설 * 코어와 I/O가 별도의 실리콘 다이로 분리, 서버용(sIOD)은 GF 14LPP 공정, 일반 소비자용(cIOD)은 GF 12LP 공정으로 제조 * 단, APU인 Renoir는 코어와 I/O가 분리되지 않은 모놀리식 실리콘 다이로 제조 * 클럭당 성능 15% 향상 * 클럭 9% 증가 * 실 성능 10~20% 증가 * PCIe 4.0 지원, 단, APU인 Renoir는 여전히 PCIe 3.0 지원 * TLB * L2 DTLB가 1536 → 2048 엔트리로 확장 * 캐시 메모리 * 마이크로옵 캐시가 2048 → 4096 엔트리로 확장 * L1 명령어 캐시 메모리가 64 KB → 32 KB로 줄어든 대신 set associativity가 4-way → 8-way로 확장 * CCX당 L3 캐시 메모리 용량이 8 MB → 16 MB로 2배 증가된 대신, 레이턴시가 35사이클 → 39사이클로 지연됨 * 단, APU인 Renoir는 CCX당 4 MB 그대로 유지 * 기타 메모리 서브 시스템 * 스토어 버퍼(큐)가 44 → 48 엔트리로 확장 * 프론트 엔드 개선 및 확장 * 프리페처 개선 * 리오더 버퍼(ROB)가 192 → 224 엔트리로 확장 * 디스패치 대역폭 확장 * 백 엔드 확장 * 정수 연산 스케쥴러가 14 μops → 16 μops로 확장 * 정수 연산 메모리 스케쥴러가 2개의 14 μops → 하나의 28 μops로 통합 * 주소 생성 유닛(AGU)이 2개 → 3개로 확장 (단, 스토어 전용 유닛만 확장) * 부동소수점 스케쥴러가 32 μops → 36 μops로 확장 * AVX 스루풋이 128-bit → 256-bit로 2배 증가 * 새로운 명령어 추가 (WBNOINVD, CLWB, RDPID) * 기존의 분기 예측기에 TAGE(TAgged GEometric history length branch prediction)의 추가 탑재로 [[분기 예측]] 능력이 크게 향상 * 인피니티 패브릭 2 * PCIe 4.0 도입으로 링크의 대역폭이 32 바이트/사이클 → 64 바이트/사이클로 향상 * 링크당 전송 속도가 10.6 GT/s → 25 GT/s로 2.3배 향상 * 실리콘 단계에서 멜트다운/스펙터 차단 * 지원 메모리 비트레이트 증가 (DDR4 2933 → 3200 Mbps)저장 버튼을 클릭하면 당신이 기여한 내용을 CC-BY-NC-SA 2.0 KR으로 배포하고,기여한 문서에 대한 하이퍼링크나 URL을 이용하여 저작자 표시를 하는 것으로 충분하다는 데 동의하는 것입니다.이 동의는 철회할 수 없습니다.캡챠저장미리보기